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标题: CRC???é?÷??ר?ù-3 CAN×????????·???à???é???????í?°?????·????
本主题由 admin 于 2006-5-5 23:49 移动
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CAN×????????·???à???é???????í?°?????·????
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[???ù±?zona??2004-05-21 10:55 PM????±à??]
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±????ò??Verilog_XL??±à???¨???????±??Synopsis????????????×????°??????
//??Verilog HDL????CRC??
module crc(clk,rst,enable,destuff,datain,crc)??
input clk;
input rst;
input enable;
input destuff;
input datain;
output[14:0]crc;
reg[14:0]crc;
wire crcnxt=datain^crc[14];
always@(posedge rst or posedge clk)
begin
if(rst)crc=0;
else if(enable && destuff)
begin
if(crcnxt)
crc<=crc^15h񠕧
else
crc<={crc[13:0],1'b0};
end
end
endmodule
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CRC???é?????ì?í??????????????????CRC???ì?í???í?????????????????ò?????ò??±???·??????????÷?à???????é????CRC???ì?í???á???????????????????§?ì?í????????????
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